報導記者／涂志豪 將採CIP計畫減少光罩使用道數，降低晶圓代工價格過高問題 #CIP 📮台北報導 晶圓代工龍頭台積電下半年5奈米接單滿載，優化版4奈米明年進入量產，已獲蘋果、高通、聯發科、博通、英特爾等大廠採用，但3奈米推進面臨晶片設計複雜度及晶圓代工成本大幅拉高等問題，關鍵在於新款極紫外光（EUV）曝光機採購金額創新高，產出吞吐量（throughput）提升速度放緩，恐將導致3奈米晶圓代工價格逼近3萬美元。 由於3奈米晶圓代工價格過高恐影響客戶製程微縮速度，為了在明年之後加速客戶5奈米產品線轉換至3奈米，並維持先進製程依循摩爾定律推進軌道，設備業界透露，台積電將啟動EUV持續改善計畫（Continuous Improvement Plan，CIP），希望在略為增加晶片尺寸的同時，減少先進製程EUV光罩使用道數，以降低3奈米「曲高和寡」問題。 台積電近幾年擴大採購EUV曝光機，下半年5奈米產能全開，包括蘋果A15應用處理器及M1X／M2電腦處理器、聯發科及高通新款5G手機晶片、超微Zen 4架構電腦及伺服器處理器等將陸續導入量產。台積電為了維持技術領先，由5奈米優化後的4奈米將在明年進入量產，全新3奈米也將在明年下半年導入量產，然而客戶端對於延長使用4奈米或採用全新3奈米態度搖擺，關鍵差別在於EUV光罩層數多寡決定了晶圓代工價格高低。 業者分析，EUV曝光機價格愈來愈高，下半年即將推出的NXE：3600D價格高達1.4～1.5億美元，產出吞吐量每小時可達160片12吋晶圓，與上代機型相較增加幅度不大。而由製程上來看，4奈米主要是以5奈米進行優化，EUV光罩層大約在14層以內，但3奈米預計將採用25層EUV光罩層，所以3奈米晶圓代工價格恐怕上看3萬美元，並不是所有客戶都願意買單。為了降低客戶產品線由5奈米向3奈米推進速度放緩的疑慮，台積電啟動EUV CIP計畫改善製程，希望透過減少EUV光罩層使用道數及相關材料，例如將3奈米的25層EUV光罩層減少至20層。設備業者指出，雖然晶片尺寸將因此略為增加，但若計畫成功可以有效降低生產成本及晶圓價格，加快客戶產品線轉向3奈米。

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CoWoS概念解析 CoWoS (Chip-on-Wafer-on-Substrate)，是一種先進的半導體封裝技術，可以分成「CoW」和「WoS」兩個部分來看： CoW (Chip-on-Wafer)是將晶片堆疊在導線載板上。 WoS (Wafer-on-Substrate)是將堆疊好的晶片封裝至基板上。 因此，CoWoS的意思就是把晶片堆疊起來，並封裝在基板上，並根據排列的形式，分為2.5D與3D兩種，此封裝技術的好處是能夠減少晶片的空間，同時還能減少功耗與成本，並且提高晶片效能。所以CoWoS的技術門檻相當高，除了芯片之間的堆疊和連接要求非常精確外，多個晶片堆疊也讓配套的散熱技術要求大大提升。 #Cowos